電路功能與優(yōu)勢(shì)
        圖1所示的這個(gè)電路提供一個(gè)同步寬頻帶發(fā)射器，可支持高達(dá)1150 MHz的超寬I/Q帶寬。該設(shè)計(jì)證明了高帶內(nèi)信號(hào)性能，如高無(wú)雜散動(dòng)態(tài)范圍(SFDR)、低誤差矢量幅度(EVM)和寬頻帶范圍內(nèi)的平坦頻率響應(yīng)。

        多個(gè)通道間的同步性能對(duì)于象限誤差校正(QEC)尤為重要。啟用多芯片同步時(shí)，轉(zhuǎn)換器之間的延遲失配可能在一個(gè)時(shí)鐘周期內(nèi)，并且存在對(duì)齊良好的同步時(shí)鐘。

        高速同步的挑戰(zhàn)是要在過(guò)程、電壓和溫度(PVT)中達(dá)到數(shù)模(DAC)時(shí)鐘周期的精度。要達(dá)到這種精度，需要在DAC上實(shí)施同步邏輯塊，并且必須在板上精心設(shè)計(jì)布局和時(shí)鐘方案以與同步邏輯塊配合使用。

        該電路可用于支持E頻段中的寬帶點(diǎn)對(duì)點(diǎn)應(yīng)用，這可同時(shí)確保零中頻(ZIF)和復(fù)中頻(CIF)。出色的同步性能使其能夠支持雷達(dá)等應(yīng)用中的嚴(yán)格對(duì)齊要求。

圖1.AD9139-DUAL-EBZ評(píng)估板功能框圖

圖2.用于實(shí)現(xiàn)電路的AD9139-DUAL-EBZ評(píng)估板

電路描述
        圖2所示的電路板使用雙AD9139單通道TxDAC、ADL5375-05寬帶正交調(diào)制器和AD9516-1時(shí)鐘發(fā)生器。

        AD9139的數(shù)據(jù)時(shí)鐘輸入(DCI)頻率可高達(dá)575 MHz。由于在上升沿和下降沿捕獲的數(shù)據(jù)均饋入單個(gè)DAC，1×模式下的數(shù)據(jù)速率可高達(dá)1150 MSPS。為支持正交數(shù)據(jù)，使用了兩個(gè)AD9139器件來(lái)生成基帶數(shù)據(jù)。每個(gè)通道的模擬輸出分別進(jìn)入自己的低通濾波器。因此，參考設(shè)計(jì)可支持高達(dá)1150 MHz的復(fù)合帶寬，如圖3所示。在如此大范圍中的平坦度至關(guān)重要。由于AD9139包括一個(gè)可抵消DAC的內(nèi)在sinc滾降影響的反sinc濾波器，DAC后的濾波器平坦度變得對(duì)總平坦度至關(guān)重要。對(duì)于并行低電壓差分信號(hào)(LVDS)接口，575 MHz的DDR時(shí)鐘頻率很高。需要仔細(xì)設(shè)計(jì)LVDS接口的時(shí)序。

圖3.雙AD9139器件的大帶寬

正交調(diào)制器
        ADL5375-05是一款寬帶正交調(diào)制器，輸出頻率范圍為400 MHz至6 GHz。ADL5375-05作為I/Q調(diào)制器與AD9139接口，該調(diào)制器的頻率范圍很寬，為400 MHz至6 GHz。AD9139的輸出和ADL5375-05的輸入共用0.5 V的相同共模電平。

時(shí)鐘產(chǎn)生和考慮事項(xiàng)
        考慮到同步要求，兩個(gè)AD9139器件的DACCLK、同步時(shí)鐘和幀時(shí)鐘都必須對(duì)齊良好。AD9516-1支持必需的時(shí)鐘分配功能，以及為產(chǎn)生更高頻率而集成的壓控振蕩器(VCO)和鎖相環(huán)(PLL)。禁用VCO和PLL，并且AD9516-1處于時(shí)鐘分配模式時(shí)，更好的時(shí)鐘相位噪聲更利于高速對(duì)齊。作為時(shí)鐘分配模式使用時(shí)，在1 GHz輸出，分頻比為1，10 MHz頻偏處，加性相位噪聲為147 dBc/Hz。Rohde & Schwartz SMA100A具有出色的相位噪聲性能，用其作為AD9516-1的輸入時(shí)，AD9516-1的輸出總相位噪聲接近時(shí)鐘分配模式下AD9516-1的小限值。

AD9139的多芯片同步
        雙通道間的同步對(duì)于QEC至關(guān)重要。DACCLK和同步時(shí)鐘之間需要布局對(duì)稱。此外，DACCLK和同步時(shí)鐘之間的相位不得落在建立和保持時(shí)間窗口內(nèi)（也稱為保持在窗口外(KOW)）。

        同步機(jī)制可以達(dá)到在DAC輸出上多個(gè)通道之間在PVT中的失配小于一個(gè)DAC時(shí)鐘周期。以下是實(shí)現(xiàn)測(cè)試性能的指南：

1. DACCLK 1和DACCLK 2必須在AD9139的引腳上對(duì)齊良好。DACCLK 1和DACCLK 2之間的不匹配將添加到輸出上的終不匹配中。
2. 同步時(shí)鐘1和同步時(shí)鐘2必須對(duì)齊良好，并且分別由DACCLK1和DACCLK2采樣，用作參考。
3. DACCLK和同步時(shí)鐘之間的相對(duì)相位不得落在KOW內(nèi)，如圖4所示。

  圖4.DACCLK和同步時(shí)鐘之間的時(shí)序要求

LVDS接口設(shè)計(jì)
        DCI = 575 MHz時(shí)，在PVT中設(shè)計(jì)LVDS接口通常是一個(gè)挑戰(zhàn)。本節(jié)用一個(gè)例子說(shuō)明如何設(shè)計(jì)和優(yōu)化該接口。

        以圖5為例，DCI = 491 MHz。根據(jù)AD9139數(shù)據(jù)手冊(cè)規(guī)格，如果DCI和DATA的邊緣在AD9139的引腳上對(duì)齊良好，當(dāng)延遲鎖相環(huán)(DLL)相位設(shè)置為零時(shí)，KOW（設(shè)置時(shí)間 + 保持時(shí)間）可置于有效窗口中間。