AB模塊1794-IB32/A

AB模塊1794-IB32/A

   CMOS數(shù)字輸出驅(qū)動器
        在采樣速率低于200 MSPS的ADC中，CMOS是很常見的數(shù)字輸出。典型的CMOS驅(qū)動器由兩個晶體管（一個NMOS和一個PMOS）組成，連接在電源(VDD)和地之間，如圖1a所示。這種結(jié)構(gòu)會導致輸出反轉(zhuǎn)，因此，可以采用圖1b所示的背對背結(jié)構(gòu)作為替代方法，避免輸出反轉(zhuǎn)。輸出為低阻抗時，CMOS輸出驅(qū)動器的輸入為高阻抗。在驅(qū)動器的輸入端，由于柵極與導電材料之間經(jīng)柵極氧化層隔離，兩個CMOS晶體管的柵極阻抗*。輸入端阻抗范圍可達k?至M?級。在驅(qū)動器輸出端，阻抗由漏電流ID控制，該電流通常較小。此時，阻抗通常小于幾百?。CMOS的電平擺幅大約在VDD和地之間，因此可能會很大，具體取決于VDD幅度。

 由于輸入阻抗較高，輸出阻抗較低，CMOS的優(yōu)勢之一在于通常可以用一個輸出驅(qū)動多個CMOS輸入。CMOS的另一個優(yōu)勢是低靜態(tài)電流。出現(xiàn)較大電流的情況是CMOS驅(qū)動器上發(fā)生切換時。無論驅(qū)動器處于低電平（拉至地）還是高電平（拉至VDD），驅(qū)動器中的電流都極小。但是，當驅(qū)動器從低電平切換到高電平或從高電平切換到低電平時，VDD與地之間會暫時出現(xiàn)低阻抗路徑。該瞬態(tài)電流是轉(zhuǎn)換器速度超過200 MSPS時，輸出驅(qū)動器采用其他技術(shù)的主要原因。
        轉(zhuǎn)換器的每一位也都需要CMOS驅(qū)動器。如果轉(zhuǎn)換器有14位，就需要14個CMOS輸出驅(qū)動器來傳輸這些位。一般會有一個以上的轉(zhuǎn)換器置于單個封裝中，常見為八個。采用CMOS技術(shù)時，意味著數(shù)據(jù)輸出需要高達112個輸出引腳。從封裝角度來看，這不太可能實現(xiàn)，而且還會產(chǎn)生高功耗，并使電路板布局變得更加復雜。為了解決這些問題，我們引入了使用LVDS的接口。

LVDS數(shù)字輸出驅(qū)動器
        與CMOS技術(shù)相比，LVDS具備一些明顯優(yōu)勢。它可以在低電壓信號（約350 mV）下工作，并且為差分而非單端。低壓擺幅具有較快的切換時間，可以減少EMI問題。差分這一特性可以帶來共模抑制的好處。這意味著耦合到信號的噪聲對兩個信號路徑均為共模，大部分都可被差分接收器消除。LVDS中的阻抗必須更加嚴格控制。在LVDS中，負載阻抗應約為100 ?，通常通過LVDS接收器上的并聯(lián)端接電阻實現(xiàn)。此外，LVDS信號還應采用受控阻抗傳輸線進行傳輸。差分阻抗保持在100 ?時，所需的單端阻抗為50 ?。圖2所示為典型LVDS輸出驅(qū)動器。

如圖2中LVDS輸出驅(qū)動器拓撲結(jié)構(gòu)所示，電路工作時輸出電源會產(chǎn)生固定的直流負載電流。這可以避免輸出邏輯狀態(tài)躍遷時典型CMOS輸出驅(qū)動器中出現(xiàn)的電流尖峰。電路中的標稱源電流/吸電流設為3.5 mA，使得端接電阻100 ?時典型輸出電壓擺幅為350 mV。電路的共模電平通常設為1.2 V，兼容3.3 V、2.5V和1.8 V電源電壓。
有兩種書面標準可用來定義LVDS接口。的標準是ANSI/TIA/EIA-644規(guī)格，標題為《低壓差分信號(LVDS)接口電路的電氣特性》。另一種是IEEE標準1596.3，標題為《可擴展一致性接口(SCI)的低壓差分信號IEEE標準》。
        LVDS需要特別注意信號路由的物理布局，但在采樣速率達到200 MSPS或更高時可以為轉(zhuǎn)換器提供許多優(yōu)勢。LVDS的恒定電流使得可以支持許多輸出，無需CMOS要求的大量電流吸取。此外，LVDS還能以雙倍數(shù)據(jù)速率(DDR)模式工作，其中兩個數(shù)據(jù)位可以通過同一個LVDS輸出驅(qū)動器。與CMOS相比，可以減少一半的引腳數(shù)。此外，還降低了等量數(shù)據(jù)輸出的功耗。對轉(zhuǎn)換器數(shù)據(jù)輸出而言，LVDS確實相比CMOS具有諸多優(yōu)勢，但也和CMOS一樣存在一些限制。隨著轉(zhuǎn)換器分辨率的增加，LVDS接口所需的數(shù)據(jù)輸出量會變得更難針對PCB布局進行管理。另外，轉(zhuǎn)換器的采樣率終會使接口所需的數(shù)據(jù)速率超出LVDS的能力。

CML輸出驅(qū)動器
        轉(zhuǎn)換器數(shù)字輸出接口的趨勢是使用具有電流模式邏輯(CML)輸出驅(qū)動器的串行接口。通常，高分辨率（≥14位）、高速(≥200 Msps)和需要小型封裝與低功耗的轉(zhuǎn)換器會使用這些類型的驅(qū)動器。CML輸出驅(qū)動器用在JESD204接口，這種接口目前用于轉(zhuǎn)換器。采用具有JESD204接口的CML驅(qū)動器后，轉(zhuǎn)換器輸出端的數(shù)據(jù)速率可達12 Gbps（當前版本JESD204B規(guī)格）。此外，需要的輸出引腳數(shù)也會大幅減少。        時鐘內(nèi)置于8b/10b編碼數(shù)據(jù)流，因此無需傳輸獨立時鐘信號。數(shù)據(jù)輸出引腳數(shù)量也得以減少，少只需兩個。隨著轉(zhuǎn)換器的分辨率、速度和通道數(shù)的增加，數(shù)據(jù)輸出引腳數(shù)可能會相應調(diào)整，以滿足所需的更高吞吐量。但是，由于使用CML驅(qū)動器采用的接口通常是串行接口，引腳數(shù)的增加與CMOS或LVDS相比要少得多（在CMOS或LVDS中傳輸?shù)臄?shù)據(jù)是并行數(shù)據(jù)，需要的引腳數(shù)多得多）。
        CML驅(qū)動器用于串行數(shù)據(jù)接口，因此，所需引腳數(shù)要少得多。圖3所示為用于具有JESD204接口或類似數(shù)據(jù)輸出的轉(zhuǎn)換器的典型CML驅(qū)動器。該圖顯示了CML驅(qū)動器典型架構(gòu)的一般情況。其顯示可選源終端電阻和共模電壓。電路的輸入可將開關(guān)驅(qū)動至電流源，電流源則將適當?shù)倪壿嬛凋?qū)動至兩個輸出端。